概要

曹越峰，男，四川成都人，中共党员，博士，电子科技大学教授、博士生导师，国家级青年人才。

个人履历

2026.10-至今          电子科技大学                 电子信息智能研究院、集成电路学院（双聘）           教授、博士生导师

2025.03-2026.09    澳门大学                        模拟与混合信号超大规模集成电路全国重点实验室    博士后研究员（合作导师：陈知行教授、张明磊教授）

2021.08-2025.02    澳门大学                        模拟与混合信号超大规模集成电路全国重点实验室    博士生（导师/共同导师：诸嫣教授、陈知行教授、张明磊教授，提前6个月毕业）

2019.08-2021.04    华为海思技术有限公司    模拟芯片开发部、射频芯片开发部                            工程师

2016.09-2019.06    复旦大学                        微电子学院、集成芯片与系统全国重点实验室           硕士生（导师/共同导师：任俊彦教授、叶凡教授）

2012.09-2016.06    四川大学                        物理学院                                                                 本科生（四川省优秀毕业生，专业排名第一）

研究方向

高性能模拟、数模混合集成电路设计，特别是高性能ADC、SerDes的电路、架构和算法等。

主要学术荣誉

2024年ISSCC远东杰出论文奖（ISSCC Takuo Sugano Award for Outstanding Far-East Paper）（当届63%的论文来自远东，仅1篇论文获奖，此次获奖是中国大陆和港澳地区单位第2次获奖，本人为第一作者）；

2024-2025年度IEEE固态电路协会博士生成就奖（IEEE SSCS Pre-Doctoral Achievement Award）（IEEE固态电路协会的最高博士生学术成就奖，本人在当届获奖人中排名第一）；

2023年华人芯片论坛（ICAC）最佳学生海报奖；

2018年APCCAS杰出口头报告奖。

其他奖励或荣誉

获四川省优秀毕业生、华为明日之星、海思最佳学发导师、海思AFE创新与技术突破奖等荣誉；获国家奖学金（多次）、澳门大学濠江博士生全额奖学金、澳门大学濠江博士后资助等各类奖学金或资助若干。

依托团队及招生、招聘信息

依托国际知名学者（IEEE fellow，发达国家院士）和国家级领军人才团队开展工作。所在团队经费充足，为学生提供丰富的流片机会、一流的芯片测试环境。

导师常年招收集成电路设计方向硕士生、博士生，招聘博士后；在芯片设计、测试和论文撰写等环节提供精细化指导。导师具备广泛的工业界人脉，可为毕业生推荐工作。

欢迎熟悉CMOS模拟集成电路设计理论且有一定设计经验、对ADC和SerDes感兴趣、自驱力强、勇于挑战的同学发送简历到yfcao@uestc.edu.cn。不接收没有模拟IC设计基础的同学报考硕士、博士。

接收对上述研究方向感兴趣的本校本科生提前进组学习、科研。

主要研究成果（本人为第一作者或通讯作者）

（1）12GS/s 12bit 4通道时间交织ADC：本工作提出了基于全局扰动注入的时间交织（TI）误差校准方法，解决了长期困扰高速高精度TI-ADC设计者的重大难题；提出的基于带前馈的稳健型环形放大器的单通道12bit流水线ADC，采样率达到创纪录的3GS/s；提出了基于自适应电流补偿的高线性度输入缓冲器，大幅降低了高线性度输入缓冲器的电源电压和功耗。设计的12GS/s 12bit射频直接采样TI-ADC系统，较国际同类前沿系统（由ADI、联发科、三星等企业发表于ISSCC/JSSC/VLSI）大幅降低功耗68%、大幅提高同类TI-ADC系统的能效世界纪录（Walden/Schreier能效优值提高5倍/10dB）。成果发表于ISSCC（亮点论文、远东杰出论文奖）、JSSC（邀请）。

（2）2GS/s 12bit单通道ADC：本工作提出的稳健型环形放大器缩短放大时间70%，突破了流水线ADC的速度瓶颈，并实现了极高的PVT稳定性；提出的共模搬移型电压-时间转换器和部分关闭型时间-数字转换器拓展了时间域量化器的输入共模范围、提高了线性度、降低了功耗。12bit单通道ADC采样率高达2GS/s（较论文发表时最快10bit以上ADC提高1倍），是首个无需后台校准的>10bit ADC，并保持一流的性能和能效。成果发表于ISSCC（亮点论文）、JSSC。

学术兼职

长期担集成电路设计领域、电路与系统领域顶级期刊、知名会议（JSSC、TCAS-I/II等）审稿人。

发表论文（截止到2026.10）

作为第一作者发表多篇论文，包括ISSCC（集成电路设计领域顶级学术会议）论文2篇（均为亮点论文）、JSSC（集成电路设计领域顶级学术期刊）论文2篇、TCAS-I论文1篇；

作为合著者，发表ISSCC、VLSI、CICC、ESSCIRC、TCAS-I等高水平期刊和会议论文10余篇。

Google Scholar个人主页：

https://scholar.google.com/citations?user=Q0eiWEwAAAAJ&hl=en

IEEE Xplorer个人主页：

 https://ieeexplore.ieee.org/author/37086128853

选取的部分论文列表如下（截止到2026.10）：

[C11] Y. Huo, Y. Cao, M. Zhang, Y. Zhu, R. P. Martins and C.-H. Chan, “A 14b 500MS/s Pipelined-SAR ADC with Loop-Unrolled Correlated Level Shifting and Rapid Sequential Sampling,”2026 IEEE/JSAP Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), Honolulu, HI, USA, 2026, pp. 1–3, doi: 10.1109/VLSITechnologyandCir65830.2026.11577372.

[C10] X. Pan, B. Rui, Y. Cao, R. P. Martins, Y. Zhu and C.-H. Chan, “A Multi-Step ADC With Lightweight Input Buffer Distortion, Sub-Stage Coarse-Fine Gain, and Sampling Skew Background Calibrations,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 72, no. 11, pp. 6567–6577, Nov. 2025, doi: 10.1109/TCSI.2025.3571064.

[J03] Y. Cao, M. Zhang, Y. Zhu, R. P. Martins and C.-H. Chan, “A 12-GS/s 12-b 4× Time-Interleaved ADC Using Input-Independent Timing Skew Calibration With Global Dither Injection and Linearized Input Buffer,” IEEE Journal of Solid-State Circuits, vol. 59, no. 12, pp. 4211–4224, Dec. 2024, doi: 10.1109/JSSC.2024.3482567.（Invited）

[J02] Y. Cao, M. Zhang, Y. Zhu, R. P. Martins and C.-H. Chan, “A Single-Channel 12-b 2-GS/s PVT-Robust Pipelined ADC With Sturdy Ring Amplifier and Time-Domain Quantizer,” IEEE Journal of Solid-State Circuits, vol. 60, no. 2, pp. 443–455, Feb. 2025, doi: 10.1109/JSSC.2024.3408468.

[C09] C.-H. Chan, M. Zhang, Y. Cao, H. Zhao, R. P. Martins and Y. Zhu, “The Race for the Extra Pico Second without Losing the Decibel: A Partial-Review of Single-Channel Energy-Efficient High-Speed Nyquist ADCs,” 2024 IEEE Custom Integrated Circuits Conference (CICC), Denver, CO, USA, 2024, pp. 1–8, doi: 10.1109/CICC60959.2024.10528981.

[C08] Y. Cao, M. Zhang, Y. Zhu, R. P. Martins and C.-H. Chan, “22.1 A 12GS/s 12b 4× Time-Interleaved Pipelined ADC with Comprehensive Calibration of TI Errors and Linearized Input Buffer,” 2024 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, USA, 2024, pp. 388–390, doi: 10.1109/ISSCC49657.2024.10454350.  （Highlight Paper, Invited to JSSC, Outstanding Far-East Paper Award）

[C07] M. Zhang, Y. Cao, Y. Zhu, C.-H. Chan and R. P. Martins, “A 79.5dB-SNDR Pipelined-SAR ADC with a Linearity-Shifting 32× Dynamic Amplifier and Mounted-Over-Die Bypass Capacitors,” 2023 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), Kyoto, Japan, 2023, pp. 1–2, doi: 10.23919/VLSITechnologyandCir57934.2023.10185416.

[C06] X. Pan, B. Rui, Y. Cao, Y. Zhu, C.-H. Chan and R. P. Martins, “A 12b 1GS/s ADC with Lightweight Input Buffer Distortion Background Calibration Achieving >75dB SFDR over PVT,” 2023 IEEE Custom Integrated Circuits Conference (CICC), San Antonio, TX, USA, 2023, pp. 1–2, doi: 10.1109/CICC57935.2023.10121262.

[C05] Y. Cao, M. Zhang, Y. Zhu, C.-H. Chan and R. P. Martins, “10.3 A Single-Channel 12b 2GS/s PVT-Robust Pipelined ADC with Critically Damped Ring Amplifier and Time-Domain Quantizer,” 2023 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, USA, 2023, pp. 9–11, doi: 10.1109/ISSCC42615.2023.10067687.（Highlight Paper）

[J01] Y. Cao et al., “A 91.0-dB SFDR Single-Coarse Dual-Fine Pipelined-SAR ADC With Split-Based Background Calibration in 28-nm CMOS,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 68, no. 2, pp. 641–654, Feb. 2021, doi: 10.1109/TCSI.2020.3037295.

[C04] T. Zhang, Y. Cao, S. Zhang, C. Chen, F. Ye and J. Ren, “Machine Learning Based Prior-Knowledge-Free Calibration for Split Pipelined-SAR ADCs with Open-Loop Amplifiers Achieving 93.7-dB SFDR,” ESSCIRC 2019 - IEEE 45th European Solid State Circuits Conference (ESSCIRC), Cracow, Poland, 2019, pp. 189–192, doi: 10.1109/ESSCIRC.2019.8902873.

[C03] T. Zhang, Y. Cao, F. Ye and J. Ren, “Use Multilayer Perceptron in Calibrating Multistage Non-linearity of Split Pipelined-ADC,” 2018 IEEE International Symposium on Circuits and Systems (ISCAS), Florence, Italy, 2018, pp. 1–5, doi: 10.1109/ISCAS.2018.8350904.

[C02] Y. Chen, Z. Ni, Y. Cao, F. Ye and J. Ren, “A 800 MS/s, 12-Bit, Ringamp-Based SAR assisted Pipeline ADC with Gain Error Cancellation,” 2018 IEEE International Symposium on Circuits and Systems (ISCAS), Florence, Italy, 2018, pp. 1–4, doi: 10.1109/ISCAS.2018.8351074.

[C01] Y. Cao, T. Zhang, Y. Chen, F. Ye and J. Ren, “An Operational Amplifier Assisted Input Buffer and An Improved Bootstrapped Switch for High-Speed and High-Resolution ADCs,” 2018 IEEE International Symposium on Circuits and Systems (ISCAS), Florence, Italy, 2018, pp. 1–5, doi: 10.1109/ISCAS.2018.8351071.